Laporan Akhir 1 Percobaan 1
2. Alat dan Bahan [Kembali]
Pada percobaan 1, switch SPDT terhubung pada power, sehingga output yang dikeluarkan akan berlogika 1, sedangkan IC 74LS112 pada kaki RS-nya merupakan aktif low. Sehingga utk keluarannya dipengaruhi oleh clock. Pada percobaan 1 ini merupakan counter asinkronus, ditandai dengan input clock pada flip-flopnya berasal dari keluaran output flip-flop sebelumnya. Pada counter ini keluarannya terlambat atau terdapat delay atau berubah saat kondisi fall time. Sehingga output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”). Kaki MSB (output flip-flop terakhir dihubungkan ke kaki D pada decoder) dan kaki LSB (output flip-flop pertama dihubungkan ke kaki A pada decoder). Lalu, pada 7-segment bisa dilihat bahwa untuk keluarannya berurutan dari 0 ke 1, yang berarti counter up (menghitung ke atas).
1. Analisa sinyal output yang dikeluarkan masing-masing T Flip-flop? kenapa Flip-flop terakhir disebut MSB?
Percobaan 1 ini terdapat counter berjeniskan counter asyncrounous dimana input pada T flip flop selanjut itu merupakan output pada flipflop sebelumnya.
H0 mengeluarkan outputnya saat terjadi perubahan 1=>0 pada clock
H1 mengeluarkan outputnya saat terjadi perubahan 1=>0 pada H0
H2 mengeluarkan outputnya saat terjadi perubahan 1=>0 pada H1
H3 mengeluarkan outputnya saat terjadi perubahan 1=>0 pada H2
MSB (Most Significant Bit) memiliki bobot yang paling besar dalam menentukan nilai keseluruhan angka biner.Kenapa flip-flop terakhir disebut sebagai MSB karena pada flip flop terakhir menyimpan bit paling signifikan.
2. Analisa Falltime dan Riset time pada clock terhadap output yang didapatkan?
Pada percobaan 1 ini clock aktif jika saat berlogika 0 atau disebut sebagai aktif low.Pada saat kondisi falltime menandakan clock aktif sehingga menyebablan outputnya juga aktif.Dan dikarenakan jenis counter asyncornous maka output pada flipflop sebelumnya menjadi input pada flip flop berikutnya.
Pada H0 falltime terjadi pada saat ada perubahan 1=>0 pada clock,
Untuk H1 falltime terjadi pada saat ada perubahan 1=>0 pada H0,
Untuk H2 falltime terjadi pada saat ada perubahan 1=>0 pada H1,
Untuk H3 falltime terjadi pada saat ada perubahan 1=>0 pada H2,
Sedangkan untuk kondisi riset time,clock tidak aktif karena berlogika 0 ke 1
Tidak ada komentar:
Posting Komentar